2017-11-30 プロセッサの制御線 Verilog Verilogでマイクロプロセッサ設計第5回 あとでちゃんと書く どのレジスタアドレスを書き込みレジスタにするかというのを、前回デコーダー部に直書きした気がします(したっけ？)が、その判断はopの値で行いました(?)。 実は書き込みレジスタの判断以外にもopの値だけで決まる制御が沢山あります。 そこで、あらゆる制御に関して一括でフラグを作るモジュールを設計します。 とりあえず次の仕様の制御信号を実装します。 信号名 朝―と 寝ゲート RegDst RegWrite ALUSrc ALUOp module ctrl(); endmodule
